正帰還形GHz VCO（その２）
■ 概要
（その１）の課題は発振出力レベルでした。
（その２）では発振振幅が2Vbeとなるような変更をして、出力レベルの当初目標をクリアしたいと思います。
■ 目標仕様
最大発振周波数：2GHz
出力レベル：0dBm
■ 回路図
他の一方もエミフォロを介しても良いのですが、DCレベルを合わせるだけなのでDiodeを挿入します。
理想的には発振振幅が1Vbe x2=1.3V(p-p)の矩形波から2Vbe x2=2.6V(p-p)の矩形波になり、振幅は2倍になるはずです。Simulationで確認します。
エミフォロ出力で振幅を測定すると負荷の影響を受けるので、負荷の影響をなくして振幅を見ると、（その１）の回路では1.9V(p-p)、（その２）の回路では3.0V(p-p)になりました。
共振回路があるので振幅が増えています。同じ比率で増えていない理由がわかりませんが、とりあえず無負荷という条件であれば、振幅は1.6倍（+2dB)増えそうです。
■ （その１）の結果検証
（その１）の発振出力レベルについて、Simulationと実基板の結果をあらためて検証します。
寄生L＝3nHとして、L=6.8nHのときのFoscを比較すると、下記のようにほぼ一致します。実基板と一致するように寄生L＝3nHとしたのですから当然ですが。
この差はユニバーサル基板で組んだので、チップ部品を使っていてもGNDが不完全だったり配線が長かったりしたのが主な原因と思われますが、それにしても差が大きいです。
この結果から、（その２）ではきちんと両面基板を使うことにしました。
■ PCB
紫線で囲まれた領域を残すように紫線に沿って切れ目を入れていきます。
Q8のみ裏面に実装し、スルーホール代わりにスズメッキ線で部品面と裏面を接続します。
■ Simulation
（その１）では寄生L＝3nHと定義しましたが、（その２）ではRSの技術情報を参考にして、寄生L=3nH、両面基板の裏・表のパターン間容量0.5pF＋1608の6.8nHの容量を0.5pFと見込んで寄生C=1pFとした方が実基板に近いことがわかりました。
下表はその条件での計算結果です。
Foscは1Vbeと比較して約1.2倍になっています。その理由はQ8のベースが共振回路に直接接続されていないので、Q8の拡散容量分がなくなったためです。
その分、周波数の可変幅は減ってはいますが、2.3倍から1.8倍とそれほどではありません。
裏・表のパターン間容量を減らせば、Foscの上限はアップすると思います。
一方Voutで特徴的なことは、2Vbeの方はIeによるレベル変動がほとんどないことです。
アップ量は、Ie=10mAで1.6dBと当初見込みに近い値です。
■ 実基板の評価
冒頭のフォトが実基板です。手製ですから、出来映えはよくありません。
FoscはSimulationと同じような結果になっています。
Voutは期待通りとはいかない結果でした。
出力は1Vbeのときより改善し、ほぼ0dBm以上となりましたが、Ieが小さい領域と大きな領域で減少しています。
Foscについて、測定値がスペアナ・プリスケーラ・カウンターの3種で微妙に異なりました。
各測定とも入力抵抗は50Ωで、基板とはSMAのP-Pを使い最短距離で接続しています。
エミフォロが原因かと思い、安定度を上げる目的でR10を47Ωにしても、本質的な変化はありません。
Simulationで、出力端子に2pF程度の容量をつけると30MHzくらい周波数が下がるので、それが主たる原因かと思いますが、まだ釈然としないところがあります。
Voutは、Ie=10mAで低下している原因がわかりません。
fT vs Ie特性はIe=15mAで最大なので、2SC5064の問題ではなく回路に問題がありそうですが、Simulationでは大丈夫なのが奇妙です。
■ 回路定数の修正
L3を1.8nHにして検証しました。
Simulationでは寄生C=1p、寄生L=3nHとしました。
Foscは高い周波数で差がありますが、他のノードにも寄生Cを追加すると一致するようになりました。（図はありません）
VoutはR11を3.3kΩに変更すると、Ie=10mAでも低下しませんでした。図はありませんが、L=6.8nHでも改善しました。差動電圧のバランスが改善されたためだと思います。なぜSimulationではオッケーなのでしょうか？
ただし、まだ周波数が高い領域で差が出ています。
Foscと異なり、他のノードに寄生Cを追加したりL3のQを下げてSimulationしても、出力は1dB程度しか下がらず、実基板との差は縮まりませんでした。
基板材質やパターンに問題があるかもしれません。
